Circuits logiques combinés MOS

Les circuits ou portes logiques combinatoires, qui effectuent des opérations booléennes sur plusieurs variables d'entrée et déterminent les sorties en tant que fonctions booléennes des entrées, sont les éléments de base de tous les systèmes numériques. Nous examinerons les configurations de circuits simples telles que les portes NAND et NOR à deux entrées, puis étendrons notre analyse à des cas plus généraux de structures de circuits à entrées multiples.

Ensuite, les circuits logiques CMOS seront présentés de manière similaire. Nous soulignerons les similitudes et les différences entre la logique d'appauvrissement-charge nMOS et les circuits logiques CMOS et soulignerons les avantages des portes CMOS avec des exemples. Dans sa forme la plus générale, un circuit logique combinatoire, ou porte, exécutant une fonction booléenne peut être représenté comme un système à entrées multiples et à sortie unique, comme illustré sur la figure.

Les tensions de nœud, référencées au potentiel de terre, représentent toutes les variables d'entrée. En utilisant la convention de logique positive, la valeur booléenne (ou logique) de "1" peut être représentée par une haute tension de VDD, et la valeur booléenne (ou logique) de "0" peut être représentée par une basse tension de 0. La sortie Le nœud est chargé d'une capacité C L , qui représente les capacités combinées du dispositif parasite dans le circuit.

Circuits logiques CMOS

Porte NOR CMOS à deux entrées

Le circuit se compose d'un n-net connecté en parallèle et d'un p-net complémentaire connecté en série. Les tensions d'entrée V X et V Y sont appliquées aux grilles d'un transistor nMOS et d'un transistor pMOS.

Lorsque l'une ou les deux entrées sont hautes, c'est-à-dire lorsque le n-net crée un chemin conducteur entre le noeud de sortie et la masse, le p-net est coupé. Si les deux tensions d'entrée sont faibles, c'est-à-dire que le n-net est coupé, alors le p-net crée un chemin conducteur entre le noeud de sortie et la tension d'alimentation.

Pour toute combinaison d'entrée donnée, la structure de circuit complémentaire est telle que la sortie est connectée soit à V DD soit à la masse via un chemin à faible résistance et un chemin de courant continu entre le V DD et la terre n'est établi pour aucune combinaison d'entrée. La tension de sortie du CMOS, la porte NOR à deux entrées obtiendra une tension logique basse de V OL = 0 et une tension logique haute de V OH = V DD . L'équation de la tension de seuil de commutation V th est donnée par

$$ V_ {th} \ left (NOR2 \ right) = \ frac {V_ {T, n} + \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n}} \ gauche (V_ {DD} - \ gauche | V_ {T, p} \ droite | \ droite)}} {1+ \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n }}}} $$

Disposition de la porte NOR CMOS à 2 entrées

La figure montre un exemple de disposition de la porte NOR CMOS à 2 entrées, utilisant un métal monocouche et du silicium polycristallin monocouche. Les caractéristiques de cette mise en page sont -

  • Polylignes verticales uniques pour chaque entrée
  • Formes actives uniques pour les appareils N et P, respectivement
  • Bus métalliques fonctionnant à l'horizontale

Le diagramme de bâton pour la porte CMOS N0R2 est illustré dans la figure ci-dessous; qui correspond directement à la mise en page, mais ne contient pas d'informations W et L. Les zones de diffusion sont représentées par des rectangles, les connexions métalliques et les lignes pleines et les cercles représentent respectivement des contacts, et les bandes hachurées représentent les colonnes en polysilicium. Le diagramme en bâtons est utile pour planifier une topologie de mise en page optimale.

Porte NAND CMOS à deux entrées

Le schéma de circuit de la porte CMOS NAND à deux entrées est donné dans la figure ci-dessous.

Le principe de fonctionnement du circuit est exactement le double du fonctionnement NOR CMOS à deux entrées. Le n-net composé de deux transistors nMOS connectés en série crée un chemin conducteur entre le noeud de sortie et la terre, si les deux tensions d'entrée sont logiquement élevées. Les deux transistors pMOS connectés en parallèle dans p-net seront désactivés.

Pour toutes les autres combinaisons d 'entrées, l' un des transistors pMOS ou les deux seront activés, tandis que p - net est coupé, créant ainsi un chemin de courant entre le noeud de sortie et la tension d 'alimentation. Le seuil de commutation pour cette porte est obtenu comme -

$$ V_ {th} \ left (NAND2 \ right) = \ frac {V_ {T, n} +2 \ sqrt {\ frac {k_ {p}} {k_ {n}} \ left (V_ {DD} - \ left | V_ {T, p} \ right | \ right)}} {1 + 2 \ sqrt {\ frac {k_ {p}} {k_ {n}}}} $$

Les caractéristiques de cette mise en page sont les suivantes -

  • Les lignes de silicium polycristallin simples pour les entrées s'étendent verticalement sur les régions actives N et P.
  • Des formes actives uniques sont utilisées pour construire à la fois des périphériques nMOS et les deux périphériques pMOS.
  • Le bus d'alimentation fonctionne horizontalement en haut et en bas de la mise en page.
  • Les fils de sortie sont horizontaux pour une connexion facile au circuit voisin.

Circuits logiques complexes

Porte logique complexe de charge de déplétion NMOS

Pour réaliser des fonctions complexes de plusieurs variables d'entrée, les structures de circuit de base et les principes de conception développés pour NOR et NAND peuvent être étendus à des portes logiques complexes. La capacité de réaliser des fonctions logiques complexes, en utilisant un petit nombre de transistors est l'une des caractéristiques les plus intéressantes des circuits logiques nMOS et CMOS. Considérez la fonction booléenne suivante comme exemple.

$$ \ overline {Z = P \ gauche (S + T \ droite) + QR} $$

La porte logique complexe d'épuisement-charge nMOS utilisée pour réaliser cette fonction est représentée sur la figure. Sur cette figure, la branche de pilote nMOS gauche de trois transistors de pilote est utilisée pour exécuter la fonction logique P (S + T), tandis que la branche de droite exécute la fonction QR. En connectant les deux branches en parallèle et en plaçant le transistor de charge entre le noeud de sortie et la tension d'alimentationVDD,on obtient la fonction complexe donnée. Chaque variable d'entrée est affectée à un seul pilote.

L'inspection de la topologie du circuit donne des principes de conception simples du réseau pull-down -

  • Les opérations OR sont effectuées par des pilotes connectés en parallèle.
  • Les opérations ET sont effectuées par des pilotes connectés en série.
  • L'inversion est fournie par la nature du fonctionnement du circuit MOS.

Si toutes les variables d'entrée sont logiquement hautes dans le circuit réalisant la fonction, le pilote équivalent (W/L) le rapport du réseau pull-down composé de cinq transistors nMOS est

$$ \ frac {W} {L} = \ frac {1} {\ frac {1} {\ left (W / L \ right) Q} + \ frac {1} {\ left (W / L \ right) R}} + \ frac {1} {\ frac {1} {\ left (W / L \ right) P} + \ frac {1} {\ left (W / L \ right) S + \ left (W / L \ droite) Q}} $$

Portes logiques CMOS complexes

La réalisation du réseau n-net, ou réseau pull-down, est basée sur les mêmes principes de conception de base examinés pour la porte logique complexe d'épuisement-charge nMOS. Le réseau pull-up pMOS doit être le double réseau du n-net.

Cela signifie que toutes les connexions parallèles dans le réseau nMOS correspondront à une connexion en série dans le réseau pMOS, et que toutes les connexions en série dans le réseau nMOS correspondront à une connexion parallèle dans le réseau pMOS. La figure montre une construction simple du graphique dual p-net (pull-up) à partir du graphique n-net (pull-down).

Chaque transistor pilote du réseau pull-down est représenté par ai et chaque nœud est représenté par un sommet dans le graphique pull-down. Ensuite, un nouveau sommet est créé dans chaque zone confinée du graphe d'extraction, et les sommets voisins sont reliés par des arêtes qui ne traversent chaque arête du graphe déroulant qu'une seule fois. Ce nouveau graphique montre le réseau pull-up.

Technique de mise en page utilisant la méthode du graphe d'Euler

La figure montre l'implémentation CMOS d'une fonction complexe et son diagramme en bâton fait avec un ordre de porte arbitraire qui donne une disposition très non optimale pour la porte CMOS.

Dans ce cas, la séparation entre les colonnes en polysilicium doit permettre une séparation diffusion-diffusion entre les deux. Cela consomme certainement une quantité considérable de surface de silicium supplémentaire.

En utilisant le chemin Euler, nous pouvons obtenir une disposition optimale. Le chemin d'Euler est défini comme un chemin ininterrompu qui traverse chaque arête (branche) du graphe exactement une fois. Trouvez le chemin d'Euler à la fois dans l'arborescence déroulante et dans l'arborescence déroulante avec un ordre identique des entrées.