Conception VLSI - Circuits logiques séquentiels MOS

Les circuits logiques sont divisés en deux catégories - (a) les circuits combinés et (b) les circuits séquentiels.

Dans les circuits combinés, la sortie dépend uniquement de l'état des dernières entrées.

Dans les circuits séquentiels, la sortie dépend non seulement des dernières entrées, mais également de l'état des entrées précédentes. Les circuits séquentiels contiennent des éléments de mémoire.

Les circuits séquentiels sont de trois types -

Bistable- Les circuits bistables ont deux points de fonctionnement stables et seront dans l'un ou l'autre des états. Exemple - Cellules de mémoire, verrous, bascules et registres.

Monostable- Les circuits monostables n'ont qu'un seul point de fonctionnement stable et même s'ils sont temporairement perturbés à l'état opposé, ils reviendront dans le temps à leur point de fonctionnement stable. Exemple: minuteries, générateurs d'impulsions.

Astable- les circuits n'ont pas de point de fonctionnement stable et oscillent entre plusieurs états. Exemple - Oscillateur en anneau.

Circuits logiques CMOS

SR Latch basé sur NOR Gate

Si l'entrée réglée (S) est égale à la logique "1" et l'entrée de réinitialisation est égale à la logique "0." alors la sortie Q sera forcée à la logique "1". Alors que $ \ overline {Q} $ est forcé à la logique"0". Cela signifie que le verrou SR sera activé, quel que soit son état précédent.

De même, si S est égal à "0" et R est égal à "1" alors la sortie Q sera forcée à "0" tandis que $ \ overline {Q} $ est forcé de "1". Cela signifie que le verrou est réinitialisé, quel que soit son état précédemment maintenu. Enfin, si les deux entrées S et R sont égales à la logique"1" alors les deux sorties seront forcées à la logique "0" qui entre en conflit avec la complémentarité de Q et $ \ overline {Q} $.

Par conséquent, cette combinaison d'entrées n'est pas autorisée pendant le fonctionnement normal. Le tableau de vérité de SR Latch basé sur NOR est donné dans le tableau.

S	R	Q	$ \ overline {Q} $	Opération
0	0	Q	$ \ overline {Q} $	Tenir
1	0	1	0	Ensemble
0	1	0	1	Réinitialiser
1	1	0	0	Interdit

Le verrou CMOS SR basé sur la porte NOR est illustré dans la figure ci-dessous.

Si le S est égal à V _OH et le R est égal à V _OL , les deux transistors connectés en parallèle M1 et M2 seront passant. La tension sur le nœud $ \ overline {Q} $ supposera un niveau logique bas de V _OL = 0.

Dans le même temps, M3 et M4 sont désactivés, ce qui se traduit par une tension logique haute V _OH au nœud Q.Si le R est égal à V _OH et le S est égal à V _OL , M1 et M2 sont désactivés et M3 et M4 sont allumés.

SR Latch basé sur NAND Gate

Le schéma de principe et le schéma au niveau de la porte du verrou SR basé sur NAND sont représentés sur la figure. Les petits cercles aux bornes d'entrée S et R indiquent que le circuit répond aux signaux d'entrée bas actifs. La table de vérité du verrou SR basé sur NAND est donnée dans le tableau

S	R	Q	Q ′
0	0	NC	NC	Pas de changement. Latch est resté dans l'état actuel.
1	0	1	0	Latch SET.
0	1	0	1	Verrouiller RESET.
1	1	0	0	Condition non valide.

Si S passe à 0 (tandis que R = 1), Q devient haut, tirant $ \ overline {Q} $ bas et le verrou entre dans l'état Set

S = 0 alors Q = 1 (si R = 1)

Si R va à 0 (tandis que S = 1), Q devient haut, tirant $ \ overline {Q} $ bas et le verrou est réinitialisé

R = 0 alors Q = 1 (si S = 1)

L'état de maintien nécessite que S et R soient tous deux élevés. Si S = R = 0, la sortie n'est pas autorisée, car elle entraînerait un état indéterminé. Le verrou CMOS SR basé sur la porte NAND est illustré dans la figure.

Le verrou nMOS SR à charge d'épuisement basé sur la porte NAND est illustré sur la figure. Le fonctionnement est similaire à celui du verrou CMOS NAND SR. L'implémentation du circuit CMOS a une faible dissipation de puissance statique et une marge de bruit élevée.

Circuits logiques CMOS

Loquet SR cadencé

La figure montre un verrou SR basé sur NOR avec une horloge ajoutée. Le verrou ne répond aux entrées S et R que lorsque CLK est à l'état haut.

Lorsque CLK est bas, le verrou conserve son état actuel. Observez que Q change d'état -

• Lorsque S devient élevé pendant CLK positif.
• Sur le bord avant CLK après des changements de S & R pendant le temps bas CLK.
• Un pépin positif dans S alors que CLK est élevé
• Lorsque R devient élevé pendant CLK positif.

L'implémentation CMOS AOI du verrou SR cadencé basé sur NOR est représentée sur la figure. Notez que seuls 12 transistors sont nécessaires.

• Lorsque CLK est au niveau bas, deux bornes série dans N arbre N sont ouvertes et deux transistors parallèles dans l'arbre P sont ON, conservant ainsi l'état dans la cellule mémoire.

• Lorsque l'horloge est haute, le circuit devient simplement un verrou CMOS basé sur NOR qui répondra aux entrées S et R.

Clocked SR Latch based on NAND Gate

Le circuit est implémenté avec quatre portes NAND. Si ce circuit est implémenté avec CMOS, il nécessite 16 transistors.

• Le verrou ne répond à S ou R que si CLK est élevé.
• Si les signaux d'entrée et les signaux CLK sont tous deux actifs à l'état haut: c'est-à-dire que la sortie de verrouillage Q sera mise à 1 lorsque CLK = "1" S = "1" et R = "0"
• De même, le verrou sera réinitialisé lorsque CLK = "1", "S =" 0, "et

Lorsque CLK est bas, le verrou conserve son état actuel.

Loquet JK cadencé

La figure ci-dessus montre un verrou JK cadencé, basé sur des portes NAND. L'inconvénient d'un verrou SR est que lorsque S et R sont tous deux hauts, son état de sortie devient indéterminé. Le verrou JK élimine ce problème en utilisant la rétroaction de la sortie à l'entrée, de sorte que tous les états d'entrée de la table de vérité sont autorisés. Si J = K = 0, le verrou conservera son état actuel.

Si J = 1 et K = 0, le verrou sera positionné sur le prochain front d'horloge positif, c'est-à-dire Q = 1, $ \ overline {Q} $ = 0

Si J = 0 et K = 1, le verrou se réinitialisera au prochain front d'horloge positif, c'est-à-dire Q = 1 et $ \ overline {Q} $ = 0.

Si J = K = 1, le verrou bascule sur le prochain front d'horloge positif

Le fonctionnement du verrou JK cadencé est résumé dans la table de vérité donnée dans le tableau.

J	K	Q	$ \ overline {Q} $	S	R	Q	$ \ overline {Q} $	Operation
0	0	0	1	1	1	0	1	Tenir
		1	0	1	1	1	0
0	1	0	1	1	1	0	1	Réinitialiser
		1	0	1	0	0	1
1	0	0	1	0	1	1	0	Ensemble
		1	0	1	1	1	0
1	1	0	1	0	1	1	0	basculer
		1	0	1	0	0	1

Implémentation CMOS D Latch

Le verrou D est normalement mis en œuvre avec des commutateurs de porte de transmission (TG) comme indiqué sur la figure. L'entrée TG est activée avec CLK tandis que la boucle de retour de verrouillage TG est activée avec CLK. L'entrée D est acceptée lorsque CLK est haut. Lorsque CLK passe au niveau bas, l'entrée est ouverte et le verrou est réglé avec les données précédentes D.