Circuits numériques - Registres à décalage

Nous savons qu'une bascule peut stocker un bit d'information. Afin de stocker plusieurs bits d'informations, nous avons besoin de plusieurs bascules. Le groupe de bascules, qui sont utilisées pour contenir (stocker) les données binaires, est appeléregister.

Si le registre est capable de décaler des bits vers la droite ou vers la gauche, on parle de shift register. Un registre à décalage «N» bits contient «N» bascules. Voici les quatre types de registres à décalage basés sur l'application d'entrées et l'accès aux sorties.

  • Registre à décalage Serial In - Serial Out
  • Registre à décalage Serial In - Parallel Out
  • Registre à décalage Parallel In - Serial Out
  • Registre à décalage Parallel In - Parallel Out

Registre de décalage d'entrée série - sortie série (SISO)

Le registre à décalage, qui permet une entrée série et produit une sortie série, est appelé Serial In - Serial Out (SISO)registre à décalage. leblock diagram du registre à décalage SISO 3 bits est illustré dans la figure suivante.

Ce schéma de principe se compose de trois bascules D, qui sont cascaded. Cela signifie que la sortie d'une bascule D est connectée en tant qu'entrée de la bascule D suivante. Toutes ces bascules sont synchrones entre elles puisque, le même signal d'horloge est appliqué à chacune.

Dans ce registre à décalage, nous pouvons envoyer les bits en série à partir de l'entrée de la bascule D la plus à gauche. Par conséquent, cette entrée est également appeléeserial input. Pour chaque déclenchement de front montant du signal d'horloge, les données passent d'un étage à l'autre. Ainsi, nous pouvons recevoir les bits en série à partir de la sortie de la bascule D la plus à droite. Par conséquent, cette sortie est également appeléeserial output.

Exemple

Voyons le fonctionnement du registre à décalage SISO 3 bits en envoyant les informations binaires “011” de LSB à MSB en série à l'entrée.

Supposons que l'état initial des bascules D de l'extrême gauche à l'extrême droite est $ Q_ {2} Q_ {1} Q_ {0} = 000 $. Nous pouvons comprendre leworking of 3-bit SISO shift register du tableau suivant.

Non du front positif de l'horloge Entrée série Q 2 Q 1 Q 0
0 - 0 0 0
1 1 (LSB) 1 0 0
2 1 1 1 0
3 0 (MSB) 0 1 1 (LSB)
4 - - 0 1
5 - - - 0 (MSB)

L'état initial des bascules D en l'absence de signal d'horloge est $ Q_ {2} Q_ {1} Q_ {0} = 000 $. Ici, la sortie série provient de $ Q_ {0} $. Ainsi, le LSB (1) est reçu au 3 ème front positif de l'horloge et le MSB (0) est reçu au 5 ème front positif de l'horloge.

Par conséquent, le registre à décalage SISO à 3 bits nécessite cinq impulsions d'horloge afin de produire la sortie valide. De même, leN-bit SISO shift register a besoin 2N-1 des impulsions d'horloge afin de décaler les informations de «N» bits.

Registre de décalage d'entrée série - sortie parallèle (SIPO)

Le registre à décalage, qui permet une entrée série et produit une sortie parallèle, est appelé Serial In - Parallel Out (SIPO)registre à décalage. leblock diagram du registre à décalage SIPO 3 bits est illustré dans la figure suivante.

Ce circuit se compose de trois bascules D, qui sont en cascade. Cela signifie que la sortie d'une bascule D est connectée en tant qu'entrée de la bascule D suivante. Toutes ces bascules sont synchrones entre elles puisque, le même signal d'horloge est appliqué à chacune.

Dans ce registre à décalage, nous pouvons envoyer les bits en série à partir de l'entrée de la bascule D la plus à gauche. Par conséquent, cette entrée est également appeléeserial input. Pour chaque déclenchement de front montant du signal d'horloge, les données passent d'un étage à l'autre. Dans ce cas, nous pouvons accéder aux sorties de chaque bascule D en parallèle. Alors, nous obtiendronsparallel outputs à partir de ce registre à décalage.

Exemple

Voyons le fonctionnement du registre à décalage SIPO 3 bits en envoyant les informations binaires “011” de LSB à MSB en série à l'entrée.

Supposons que l'état initial des bascules D de l'extrême gauche à l'extrême droite est $ Q_ {2} Q_ {1} Q_ {0} = 000 $. Ici, $ Q_ {2} $ et $ Q_ {0} $ sont respectivement MSB et LSB. Nous pouvons comprendre leworking of 3-bit SIPO shift register du tableau suivant.

Non du front positif de l'horloge Entrée série Q 2 (MSB) Q 1 Q 0 (LSB)
0 - 0 0 0
1 1 (LSB) 1 0 0
2 1 1 1 0
3 0 (MSB) 0 1 1

L'état initial des bascules D en l'absence de signal d'horloge est $ Q_ {2} Q_ {1} Q_ {0} = 000 $. Les informations binaires“011” est obtenu en parallèle aux sorties des bascules D pour le troisième front positif d'horloge.

Ainsi, le registre à décalage SIPO à 3 bits nécessite trois impulsions d'horloge afin de produire la sortie valide. De même, leN-bit SIPO shift register a besoin N des impulsions d'horloge afin de décaler les informations de «N» bits.

Registre à décalage Parallel In - Serial Out (PISO)

Le registre à décalage, qui permet une entrée parallèle et produit une sortie série, est appelé Parallel In - Serial Out (PISO)registre à décalage. leblock diagram du registre à décalage PISO 3 bits est illustré dans la figure suivante.

Ce circuit se compose de trois bascules D, qui sont en cascade. Cela signifie que la sortie d'une bascule D est connectée en tant qu'entrée de la bascule D suivante. Toutes ces bascules sont synchrones entre elles puisque, le même signal d'horloge est appliqué à chacune.

Dans ce registre à décalage, nous pouvons appliquer la parallel inputsà chaque bascule D en réglant Preset Enable à 1. Pour chaque déclenchement de front montant du signal d'horloge, les données passent d'un étage à l'autre. Donc, nous obtiendrons leserial output de la bascule D la plus à droite.

Exemple

Voyons le fonctionnement du registre à décalage PISO 3 bits en appliquant les informations binaires “011” en parallèle via des entrées préréglées.

Étant donné que les entrées prédéfinies sont appliquées avant le front positif de Clock, l'état initial des bascules D de l'extrême gauche à l'extrême droite sera $ Q_ {2} Q_ {1} Q_ {0} = 011 $. Nous pouvons comprendre leworking of 3-bit PISO shift register du tableau suivant.

Non du front positif de l'horloge Q 2 Q 1 Q 0
0 0 1 1 (LSB)
1 - 0 1
2 - - 0 (LSB)

Ici, la sortie série provient de $ Q_ {0} $. Ainsi, le LSB (1) est reçu avant d'appliquer le front positif de l'horloge et le MSB (0) est reçu au 2 ème front positif de l'horloge.

Par conséquent, le registre à décalage PISO à 3 bits nécessite deux impulsions d'horloge afin de produire la sortie valide. De même, leN-bit PISO shift register a besoin N-1 des impulsions d'horloge afin de décaler les informations de «N» bits.

Registre à décalage Parallel In - Parallel Out (PIPO)

Le registre à décalage, qui permet une entrée parallèle et produit une sortie parallèle, est appelé Parallel In - Parallel Out (PIPO)registre à décalage. leblock diagram du registre à décalage PIPO 3 bits est illustré dans la figure suivante.

Ce circuit se compose de trois bascules D, qui sont en cascade. Cela signifie que la sortie d'une bascule D est connectée en tant qu'entrée de la bascule D suivante. Toutes ces bascules sont synchrones entre elles puisque, le même signal d'horloge est appliqué à chacune.

Dans ce registre à décalage, nous pouvons appliquer la parallel inputsà chaque bascule D en définissant Preset Enable sur 1. Nous pouvons appliquer les entrées parallèles via preset ou clear. Ces deux entrées sont asynchrones. Cela signifie que les bascules produisent les sorties correspondantes, basées sur les valeurs des entrées asynchrones. Dans ce cas, l'effet des sorties est indépendant de la transition d'horloge. Donc, nous obtiendrons leparallel outputs de chaque bascule D.

Exemple

Voyons le fonctionnement du registre à décalage PIPO 3 bits en appliquant les informations binaires “011” en parallèle via des entrées préréglées.

Étant donné que les entrées prédéfinies sont appliquées avant le front positif de Clock, l'état initial des bascules D de l'extrême gauche à l'extrême droite sera $ Q_ {2} Q_ {1} Q_ {0} = 011 $. Donc, les informations binaires“011” est obtenu en parallèle aux sorties des bascules D avant d'appliquer un front positif d'horloge.

Par conséquent, le registre à décalage PIPO à 3 bits nécessite des impulsions d'horloge nulles afin de produire la sortie valide. De même, leN-bit PIPO shift register ne nécessite aucune impulsion d'horloge pour décaler les informations de «N» bits.