Circuits combinés numériques

Combinational circuitsse composent de portes logiques. Ces circuits fonctionnent avec des valeurs binaires. La (les) sortie (s) du circuit combinatoire dépend de la combinaison des entrées présentes. La figure suivante montre leblock diagram de circuit combinatoire.

Ce circuit combinatoire a «n» variables d'entrée et «m» sorties. Chaque combinaison de variables d'entrée affectera la ou les sorties.

Procédure de conception des circuits combinés

  • Trouvez le nombre requis de variables d'entrée et de sorties à partir de spécifications données.

  • Formulez le Truth table. S'il y a 'n' variables d'entrée, alors il y aura 2n combinaisons possibles. Pour chaque combinaison d'entrée, recherchez les valeurs de sortie.

  • Trouvez le Boolean expressionspour chaque sortie. Si nécessaire, simplifiez ces expressions.

  • Implémentez les expressions booléennes ci-dessus correspondant à chaque sortie en utilisant Logic gates.

Convertisseurs de code

Nous avons discuté de divers codes dans le chapitre intitulé codes. Les convertisseurs, qui convertissent un code en un autre code sont appelés commecode converters. Ces convertisseurs de code se composent essentiellement de portes logiques.

Exemple

Convertisseur de code binaire en code Gray

Implémentons un convertisseur, qui convertit un code binaire 4 bits WXYZ en son équivalent Gray code ABCD.

Le tableau suivant montre les Truth table d'un convertisseur de code binaire 4 bits en code Gray.

Code binaire WXYZ WXYZ Code gris ABCD
0000 0000
0001 0001
0010 0011
0011 0010
0100 0110
0101 0111
0110 0101
0111 0100
1000 1100
1001 1101
1010 1111
1011 1110
1100 1010
1101 1011
1110 1001
1111 1000

À partir de la table de vérité, nous pouvons écrire le Boolean functions pour chaque bit de sortie du code Gray comme ci-dessous.

$$ A = \ somme m \ gauche (8,9,10,11,12,13,14,15 \ droite) $$

$$ B = \ somme m \ gauche (4,5,6,7,8,9,10,11 \ droite) $$

$$ C = \ somme m \ gauche (2,3,4,5,10,11,12,13 \ droite) $$

$$ D = \ somme m \ gauche (1,2,5,6,9,10,13,14 \ droite) $$

Simplifions les fonctions ci-dessus en utilisant 4 K-Maps variables.

La figure suivante montre le 4 variable K-Map pour simplifier Boolean function, A.

En regroupant 8 adjacentes, nous obtenons $ A = W $.

La figure suivante montre le 4 variable K-Map pour simplifier Boolean function, B.

Il y a deux groupes de 4 voisins. Après le regroupement, nous obtiendrons B comme

$$ B = {W} 'X + W {X}' = W \ oplus X $$

De même, nous obtiendrons les fonctions booléennes suivantes pour C & D après avoir simplifié.

$$ C = {X} 'Y + X {Y}' = X \ oplus Y $$

$$ D = {Y} 'Z + Y {Z}' = Y \ oplus Z $$

La figure suivante montre le circuit diagram de code binaire 4 bits au convertisseur de code Gray.

Étant donné que les sorties ne dépendent que des entrées présentes, ce convertisseur de code binaire à code Gray à 4 bits est un circuit combinatoire. De même, vous pouvez implémenter d'autres convertisseurs de code.

Générateur de bits de parité

Il existe deux types de générateurs de bits de parité en fonction du type de bit de parité généré. Even parity generatorgénère un bit de parité pair. De même,odd parity generator génère un bit de parité impair.

Générateur de parité paire

Maintenant, implémentons un générateur de parité paire pour une entrée binaire 3 bits, WXY. Il génère un bit de parité pair, P. Si un nombre impair de uns est présent dans l'entrée, alors le bit de parité pair, P doit être égal à «1» afin que le mot résultant contienne un nombre pair de uns. Pour d'autres combinaisons d'entrée, même bit de parité, P doit être «0». Le tableau suivant montre lesTruth table du générateur de parité paire.

Entrée binaire WXY Bit de parité paire P
000 0
001 1
010 1
011 0
100 1
101 0
110 0
111 1

À partir du tableau de vérité ci-dessus, nous pouvons écrire le Boolean function pour un bit de parité pair comme

$$ P = {W} '{X}' Y + {W} 'X {Y}' + W {X} '{Y}' + WXY $$

$ \ Rightarrow P = {W} '\ gauche ({X}' Y + X {Y} '\ droite) + W \ gauche ({X}' {Y} '+ XY \ droite) $

$ \ Rightarrow P = {W} '\ left (X \ oplus Y \ right) + W {\ left (X \ oplus Y \ right)}' = W \ oplus X \ oplus Y $

La figure suivante montre le circuit diagram du générateur de parité paire.

Ce circuit se compose de deux Exclusive-OR gatesayant deux entrées chacun. Première porte ExclusiveOR ayant deux entrées W & X et produit une sortie W ⊕ X. Cette sortie est donnée comme une entrée de la deuxième porte Exclusive-OR. L'autre entrée de cette seconde porte OU exclusif est Y et produit une sortie de W ⊕ X ⊕ Y.

Générateur de parité impaire

Si un nombre pair de uns est présent dans l'entrée, alors le bit de parité impair, P doit être égal à «1» afin que le mot résultant contienne un nombre impair de uns. Pour les autres combinaisons d'entrée, bit de parité impair, P doit être égal à «0».

Suivez la même procédure du générateur de parité paire pour implémenter le générateur de parité impaire. lecircuit diagram du générateur de parité impaire est illustré dans la figure suivante.

Le schéma de circuit ci-dessus comprend la porte Ex-OR au premier niveau et la porte Ex-NOR au deuxième niveau. Puisque la parité impaire est juste opposée à la parité paire, nous pouvons placer un onduleur à la sortie du générateur de parité paire. Dans ce cas, les premier et deuxième niveaux contiennent une porte ExOR dans chaque niveau et le troisième niveau est constitué d'un inverseur.

Vérificateur de parité

Il existe deux types de vérificateurs de parité en fonction du type de parité à vérifier. Even parity checkervérifie l'erreur dans les données transmises, qui contiennent des bits de message avec une parité paire. De même,odd parity checker vérifie l'erreur dans les données transmises, qui contiennent des bits de message avec une parité impaire.

Vérificateur de parité paire

Maintenant, implémentons un circuit de contrôle de parité pair. Supposons une entrée binaire à 3 bits, WXY est transmis avec un bit de parité paire, P. Ainsi, le mot résultant (données) contient 4 bits, qui seront reçus comme entrée du vérificateur de parité paire.

Il génère un even parity check bit, E. Ce bit sera nul, si les données reçues en contiennent un nombre pair. Cela signifie qu'il n'y a pas d'erreur dans les données reçues. Ce bit de contrôle de parité paire sera un, si les données reçues en contiennent un nombre impair. Cela signifie qu'il y a une erreur dans les données reçues.

Le tableau suivant montre les Truth table d'un vérificateur de parité pair.

Données reçues 4 bits WXYP Contrôle de parité paire bit E
0000 0
0001 1
0010 1
0011 0
0100 1
0101 0
0110 0
0111 1
1000 1
1001 0
1010 0
1011 1
1100 0
1101 1
1110 1
1111 0

À partir de la table de vérité ci-dessus, nous pouvons observer que la valeur du bit de contrôle de parité paire est «1», lorsqu'un nombre impair de ceux est présent dans les données reçues. Cela signifie que la fonction booléenne du bit de contrôle de parité paire est unodd function. La fonction OU exclusif satisfait cette condition. Par conséquent, nous pouvons directement écrire leBoolean function du bit de contrôle de parité pair comme

$$ E = W \ oplus X \ oplus Y \ oplus P $$

La figure suivante montre le circuit diagram du vérificateur de parité pair.

Ce circuit se compose de trois Exclusive-OR gatesayant deux entrées chacun. Les portes de premier niveau produisent des sorties de $ W \ oplus X $ & $ Y \ oplus P $. La porte OU exclusif, qui est au deuxième niveau, produit une sortie de $ W \ oplus X \ oplus Y \ oplus P $

Vérificateur de parité impaire

Supposons une entrée binaire à 3 bits, WXY est transmis avec le bit de parité impaire, P. Ainsi, le mot résultant (données) contient 4 bits, qui seront reçus comme entrée du vérificateur de parité impaire.

Il génère un odd parity check bit, E. Ce bit sera nul, si les données reçues en contiennent un nombre impair. Cela signifie qu'il n'y a pas d'erreur dans les données reçues. Ce bit de contrôle de parité impair sera un, si les données reçues en contiennent un nombre pair. Cela signifie qu'il y a une erreur dans les données reçues.

Suivez la même procédure qu'un vérificateur de parité paire pour implémenter un vérificateur de parité impaire. lecircuit diagram du vérificateur de parité impaire est illustré dans la figure suivante.

Le schéma de circuit ci-dessus comprend des portes Ex-OR au premier niveau et une porte Ex-NOR au deuxième niveau. Puisque la parité impaire est juste opposée à la parité paire, nous pouvons placer un inverseur à la sortie du vérificateur de parité paire. Dans ce cas, les premier, deuxième et troisième niveaux contiennent respectivement deux portes Ex-OR, une porte Ex-OR et un inverseur.